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免绵放因子CORDIC算法改进及FPGA实现

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摘要本设计对免缩放因子CORDIC算法进一步改进，改进包括进一步减少迭代次数和减少双步CORDIC算法中区间折叠模块输出调整方式。将改进后的算法与免缩放因子单步算法和免缩放因子双步算法相结合，给出一种正余弦波形产生的架构。用Verilog编写RTL级实现改进后的架构代码，仿真输出与Matlab数据对比，其中正余弦误差都集中在2％一下。在A1teraEP2C70F89C6芯片上做FPGA验证，时钟频率可达1000MHz。

DOI 5jo96g56jv/1724212

作者张存生;张德学;王超;韩学森;冀贞贤;杜飞飞

机构地区不详

出处《中国集成电路》 2017年3期

关键词算法改进 CORDIC 免缩放因子 MODEL SIM MATLAB

分类 [电子电信][微电子学与固体电子学]

出版日期 2017年03月13日（中国期刊网平台首次上网日期，不代表论文的发表时间）