集成电路制造工艺探析

集成电路制造工艺探析

薛培贞

身份证号：830000197301020029

摘要：看现代信息技术社会，发展的核心还是现代微电子科技，0.5硅导电材料仍以现代微电子科技为主。大直径单晶硅面板的生产是进一步集成集成电路的基石，如何有效控制其差异点，二级缺口仍有待克服重大技术挑战。大型集成电路的科技生产是发展中的技术，只有掌握最先进的技术才能在国际竞争中占据国际市场。但是，由于缺少一些材料，新元件设计技术的原理和0.5导体的先进新技术的开发仍在探索之中，集成电路制造技术的水平也将继续提高到新的水平。笔者结合自身多年工作经验，本次主要针对集成电路制造工艺探析，展开深入论述，所得文献与同行业人员共享，望对行业的前进起到一定的促进作用。

关键词：集成电路；芯片；制造技术；工艺研究

1集成电路的发展

1.1集成电路的研究背景

20世纪末半导体集成电路技术又一次取得了革命性的进步，这就是操作系统芯片的出现。作业系统晶片是一个大型整合式介面卡，可在单一晶片上完成相同的电子作业系统。例如，集成16米DRAM的产品、微处理器、集成网卡等。目前SOC包括数十亿晶体管，基本上包括所有电路系统的设计。这个大规模系统芯片最大的技术挑战是“如何做”和“研究做”。首先，了解如何找到能够充分利用SOC潜力的回路系统。产品的设计和制造是如何做到这一点的技术的两个关键要素【1】。

1.2集成电路的研究现状

首先，从全工艺技术的角度来看，系统芯片设计面临的主要问题是生产高度集成设计的基本技术，可分为工艺技术和设计技术。工艺技术可以参考标准集成电路结构的工艺技术，目前高精度工艺已超过0.13 μm，设计的基本技术是如何解决这么多晶体管构成控制系统的问题。其次，据美国全国0.5司机行业协会介绍，近年来高度集成的技术每年增长60%，但设计师的工作能力却每年增长20%，因此设计能力不足的实际问题越来越严重。此外，与集成的规格电路不同，系统芯片必须专门设计来解决组件之间的兼容性问题。这要求将以前在印刷电路上生产的元件(例如DRAM、EEPROM、模拟集成电路、高压集成电路、低功率集成电路和逻辑电路)集成到同一个芯片中。

2集成电路芯片的三大难题

2.1　功耗危机

CMOS门电路的总功率由二级门限放电电流和漏电电流之和决定，放电电流可以用afcv2表示。其中a是启动速度，f是频率，c是负载电容，v是电源电压。因此，功耗与功率的平方成正比，因此降低电压更有效地降低功耗。但是，电源电压的降低受到延迟时间增加的影响。低电压是克服这一问题的最有效方法，但低漏电率可能会增加。因此，为了克服这些问题，可以选择多阈值电流、可变阈值电压等。变更电路的一部分或一段时间内的电源电压，也有助于克服延迟和电源问题。为实现这些项目，各公司目前正在开发基于芯片的受控DC-DC变换器，并正在生产能够调节频率、电源电压等的功能强大的am处理器。此新技术方案的提案提供了增强EDA功能的新主题。当电源电压降至0.5v时，延时特性具有实际温度特性。因此，寄生结构也必须警惕热损伤，这可以完全消除CMOS电路的寄生效应，更有效地防止热损伤，安全地降低供电电压。另一种技术是DTMOS，其中光栅具有直接连接到自然体的高动态阈值电压。SOC利用结合软件和硬件的可编程数据处理优势，开创了集成电路管理的新纪元。过去，LSI设计工作的优异性是以「延迟」(Delay)和「平均面积a」(area)来评估的，最近加入了PWR ( P)参数，有时还加入了t开发周期(tum-amudeime)和可靠性r(relin)。以前，人们总是用d(延迟)和平均a(面积)来评价LSI设计的质量。最近添加了power p(PWR)指标，有时还添加了T(Tum-AmundTime)开发周期和r(可靠性)指标。因此，工程师使用标准EDA工具设计产品，不仅考虑项目d、a，还考虑项目p、t、r等。

2.2　布线危机

减小尺寸的另一个主要原因是导体延迟[8]的增加，原因是导体截面与硅接触面积之比减小了平方。与此同时，随着电流密度的增加，电压位移造成的可靠性降低的影响更加明显。此外，多层布线会增加设计时间和成本。为了降低电缆阻抗和电流密度系数，还有一种降低非均匀分布比的方法。这意味着膜厚度固定，路径长度缩短。但是，这会增加导线侧面积与导线距离的比率，并增加导线之间的寄生容量，从而增加耦合噪声和定时误差。必须考虑电子感应因素。尽管布线设计非常困难，但高性能EDA系统支持布线方案设计。

2.3　复杂化危机

处理复杂问题有两种方法。一个是抽象的高级工程设计，另一个是工程设计的共享。高抽象工程设计旨在从根本上改变电路特性在过去通用LSI设计中的确定方式，使硬件和软件能够协同工作以实现电路功能，因此在复杂电路设计的最后阶段需要设计硬件和软件。也称为通用工程设计。当前的EDA开发工具也可以进行联合仿真和适应实验，但硬件和软件的联合工程设计尚不可用。但是，未来将创建高性能系统设计和开发工具，以提供划分硬件和软件功能的最佳方法。优化的产品设计不仅提供了合适的处理器体系结构，而且还提供了命令集更改的长度、操作灵活性和自动构建语言【2】。

3　集成电路芯片键合技术

3.1　热压引线键合焊

热压电缆粘接焊缝利用温度和压力的升高，使金属导体与芯片焊盘接触面上的分子之间的距离达到一定的电子粘接重力区域。这项工艺技术在1957年贝尔实验室得到广泛应用，是第一项热包装工艺技术，但现在很少实际应用。热焊头通常包括床和圆柱等不同类型，在此过程中，热焊接头和压力焊接头必须快速加热，温度通常在150至200℃之间，以避免在不同区域氧化。

3.2　超声引线键合焊

超声波焊接是一种弹性振动，它使用超声波发生器生成水平方向的刀(焊刀)。在此过程中，由于压力，刀在两种力的相互作用下快速撞击金属铆钉零件和轴承表面。金属导体在能量影响下产生热塑性变形。压缩熔接接合发生在整个熔接板范围内，并且由于摩擦，单一超声波熔接可以在室温下进行，而无需加热【3】。

3.3　热超声引线键合焊

热超声焊接是一种新型的超声波能量相互作用与电阻热推耦合。该方法结合了高温热焊和超声波焊接的优点，利用热电偶消除了焊接圆盘表面常见的氧化层和化学污染层，然后提高了焊接界面内的温度，使金属原子相互扩散，形成了新的紧密接触在热超声焊接工艺的进展过程中，基体温度通常控制在120 ~ 240℃以下，这种方法不仅能更有效地控制高温加热导致金属表面间化合物的生长，而且能显着提高原子粘接的安全性。目前90%以上的导体封装技术0.5使用这一工艺，这也是本文焊接材料的基本结合方法。

3.4刻蚀 对表面薄膜或衬底表面进行选择性腐蚀。

     根据蚀刻技术中使用的曝光半径，蚀刻技术可分为幅值(如胃光刻)、电子束蚀刻、离子束蚀刻等。其中离子束刻蚀是具有高分辨率和感光速度优点的新技术，很受欢迎，发展前景看好。

常用的切口技术主要包括湿切口和干切口。湿蚀刻是影响蚀刻速度的三个因素之一:蚀刻浓度、蚀刻温度和蚀刻浓度是最难控制的混合物。湿角配方的选择是专业化学，湿角配方的选择是一个基本概念:腐蚀去除率与其他材料腐蚀率的比率。干刻蚀是利用等离子体刻蚀半导体薄膜材料的较新技术，干刻蚀可以同时考虑侧刻和蚀刻速度，因此在IC生产和半导体器件生产中应用迅速。

干蚀刻时，辉光放电是一种比较常见的发光等离子体生成方法，包括电子、离子等带电粒子、自由基、化学活性高的中性原子和分子。现在可以雕刻半导体薄膜材料以用于图形传输。干式蚀刻是一种美光科技尺寸蚀刻装置，广泛应用于半导体和液晶的预处理。基于IC的生产特性要求IC生产工艺由金属干蚀刻、氧化物和氮化介质干蚀刻、单晶硅片和多晶硅干蚀刻等众多干蚀刻组成。干式蚀刻源于集成电路制作工艺的必要性，经过长期发展，干式蚀刻技术更加普遍，仍在朝着新的方向发展。

4总结与讨论

现代集成电路生产中，胶合工艺技术在包装的关键阶段引起了人们的注意。随着国际黄金价格的上涨，新型胶合材料和电缆的开发引起了主要生产商和最终客户的关注。新型材料粘接丝工艺窗的研究直接关系到新型粘接材料在某些实物产品中的作用，而新型材料的评价和选用、安全性和可靠性在实际应用中也是厂商关注的问题。

参考文献

[1]余泽健.现代芯片制造技术的展望[J].集成电路应用,2021,38(01):4-5.

[2]张振哲.现代芯片制造技术的发展趋势展望[J].集成电路应用,2020,37(06):22-23.

[3]傅城.国产芯片制造需多方协同[J].金融电子化,2020(04):34.