集成电路制造中的良率提升与签核方法分析

集成电路制造中的良率提升与签核方法分析

陆世辉

贵州振华风光半导体股份有限公司 贵州省贵阳市550018

摘要：阐述签核（Signoff）与EDA之间的融合关系，探讨良率提升签核可以贯穿在晶圆厂制造过程中，为每阶段的工作提供可量化、可对标的技术工程指标，来表征芯片良率的重要性。通过系统性方法学、签核Signoff流程以及高维度宏观的良率管理，可有效地为集成电路的高质量、良率、性能和可靠性保驾护航。同时也表明YieldEnhancementSignoff工具可结合各种数据进行分析，通过设计测试芯片和优化测试流程，在集成电路生态系统中可不断地促进良率提升。

关键词：集成电路制造，良率，签核

引言

数字化和数据价值推动着集成电路核心生态的持续演进。作为现代信息技术产业的核心和基础，集成电路已经成为当前社会各界密切关注的焦点。根据摩尔定律的发展趋势，在价格不变的情况下，每隔18个月芯片的集成度将翻倍，这意味着在相同的面积下，电路的集成度和晶体管的数量将不断提高。随之而来的挑战是对越来越复杂的电路进行测试，以验证其准确性。尽管芯片的原材料成本没有增加，但测试芯片的成本却在逐渐上升。与此同时，芯片的测试程序也变得越来越复杂。由此可见，芯片的良率的重要性越来越凸显，提升良率的方法也最具急迫性和重要性。然而，提升良率不仅需要确保芯片设计的合理性，还必须对其制造过程进行有效的监控和检测。因此，本文针对贯穿芯片设计和制造封测数据的重要闭环：良率签核（YieldSignoff）来探讨解决方案与方法。

1.集成电路制造的良率挑战

在集成电路制造中，良率（即一片晶圆上合格芯片与所有芯片的比例）是一个关键重要的指标。对于芯片企业来说，良率直接影响了成本和利润；对于晶圆代工厂来说，良率更是他们赖以生存的根本。因此，一直以来，良率都是整个半导体产业链的核心问题和重要指标，它不仅反映了生产线的技术价值和成熟度，也是持续改进工艺的量化依据。然而，提升良率是一项极其艰巨复杂的工作；一颗指甲盖大小的芯片中有几十亿到数百亿颗晶体管，其中任何一颗晶体管失效都可能会导致芯片的良率流失；在晶圆的制造环节，从随处可见的砂子变成不可或缺的芯片，需要上千道严格复杂的工序，从晶圆制造、中测、封装到成测，每道工序中又存在成千上万的变量，良率还受设备、原材料等因素影响，要想达到较高水平，需要稳定工艺设备，定期做工艺能力恢复。另外，环境因素对以上提到的良率都会产生影响，如尘埃、湿度、温度和光照亮度等，芯片制造和封测过程需要在超洁净的工作环境中进行。总之，任何一个变量的失控都可能造成芯片良率的流失。可见，如何提升芯片良率已成为集成电路行业面临的最棘手问题之一。

2.良率提升与签核

Signoff也就是良率签核，是IC设计中的一个重要的概念，也是芯片企业普遍所需的共性技术，它指的是成功完成IC设计所有检查的一个标志。其中签核又细分为设计签核DesignSignoff，和制造签核ManufacturingSignoff。设计签核是对芯片设计各个环节进行功能/时序等方面的验证，保障芯片设计质量，达到交付标准，签核过程贯穿设计全过程。而良率签核是结合芯片设计和生产工艺参数等的数据对生产过程中的良率进行分析、验证、优化，保障芯片的可制造性、性能和质量。探讨Signoff良率签核，就不得不提到签核的主要工具：电路自动化设计（ElectronicDesignAutomation，EDA），可以说EDA是架起了设计与制造沟通的桥梁。EDA被誉为集成电路产业之母，支撑着集成电路产业、电子信息产业、日常应用和社会的数字经济发展。同时EDA工具和相关的EDA数据底座（算力、存储、数据底座），是贯穿芯片设计到制造封测的良率数据，不可或缺的核心技术和软件。良率监控、预判和优化提升，需通过EDA软件和底座等基础工具，助力PDK（ProcessDesignKit）、IP和标准单元库的发放、应用和优化。

也就是说如果从早期设计就考虑到制造的良率问题，可以避免在后面制造时很被动地为良率提升打补丁。晶圆厂提供的Signoff签核流程决定了设计公司设计出的芯片能否在晶圆制造厂顺利生产。越来越多的设计公司在设计自己的芯片时已经跟EDA公司一起考虑制造时候的良率坑点，通过数据和Silicon验证，就可以加快第一次性流片即成功。同时，工艺不断迭代也驱动了EDA的创新。可见，此时此刻EDA在产业链已经有着举足轻重的作用。为确保开发产品的功能性和完备性，使设计者有信心将设计交付给晶圆厂进行流片，由于流片费用越来越高，因此流片前的签核流程变得越来越重要。

YieldEnhancementSignoff（YES）系统是一套业界认可和使用的良率提升签核工具，它可以提供一个良率提升闭环技术解决方案，通过测试芯片(testchip)、直接测产品芯片中的晶体管和器件（例如：广立微ICSpider）或者测芯片中插链（DesignforTestDFT）的测试数据，作为提升良率的可量化依据，再把硅片上所验证的经验加强到IP库，作为良率签核中的排查清单，以及未来测试芯片应监控的weakpattern（版图图形）等。这个良率提升方法学，可以覆盖从良率监控（yieldmonitoring）、良率问题分析（yieldanalysis）、良率诊断（yielddiagnostics）、良率签核（yieldsignoff）等多阶段、作为良率预判（yieldprediction）和良率优化的坚实基础。

YieldEnhancementSignoff工具是将收集的电性测试数据，结合其他与良率密切相关的数据（例如封测CP数据、FT数据、缺陷分布和种类等），使用半导体良率管理大数据平台（YieldManagementSystem）进行完整的分析，针对不同的良率问题进行表征和下钻到真正的根因（rootcause）。由于所找出的良率问题可能较多，可通过一套良率数据管理仪表盘（YieldManagerDashboard），嵌入算法来针对良率问题进行重要性、相关性排序，然后给出一个可执行的良率优化方案。最终，将硅片上所验证的案例、良率解决方案等焊实到一个学习IP库里，作为未来流片可调用的设计模块。数据的获取是通过试验设计（DesignofExperiments）来设计测试芯片（良率表征芯片），覆盖产品芯片、工艺或两者之间互动的各种组合，然后进行流片来获取实际硅片上的验证数据。这些带有测试结构库的测试芯片，可用于监控产品和工艺的潜在风险，对应地解决随机性（random）。这种方法能较完整地考虑。系统化地排查各种试验组合，然而光罩上的面积有限，所以这其中的最大挑战是如何摆放庞大数量试验的器件。在工艺开发阶段，光罩面积较充裕，这些试验的测试芯片（testkeys）可以通过整个MPW（MultiProjectWafer）芯片来流片，但是在量产时，光罩面积已经被产品芯片占据，只剩下有限的划片槽(scribeline，即两个产品芯片之间的窄道)面积可摆放测试结构。

3.测试芯片种类和应用

为解决光罩面积有限的问题，可基于可寻址技术的高密度测试芯片、高密度良率监控划片槽芯片、以及高效工艺监控测试结构芯片来设计多元化、监控良率使用的测试芯片。通过SmtCell、TCMagic和ATCompiler等EDA工具和自动化设计流程，将试验设计的器件小型化、排列成高密度的二维阵列、甚至三维叠排，从而提升测试芯片的光罩面积使用率10～1500倍。

为提升在产线上的测试效率，这些测试芯片EDA与IP还能与WAT晶图级电性测试设备，通过高度并行测试（高达100个探针pins）、独家的高速寻址测试算法，每次扎针时取最大化的测试效率，形成软硬件协同的良性技术优势，与普通的测试机相比，测试效率提升3～1000倍。

结语

通过系统性方法学、签核Signoff流程以及高维度宏观的良率管理，可有效地为集成电路的高质量、良率、性能和可靠性保驾护航。同时也表明了YieldEnhancementSignoff工具可结合各种数据进行分析，通过设计测试芯片和优化测试流程，在集成电路生态系统中可不断地推动良率的提升。此外，良率提升测试芯片的设计理念：使用高密度布局和高效的测试算法，来提高测试效率及重要作用也被介绍和说明。综上所述，EDA软件、良率提升方法学和签核流程是确保芯片设计和制造质量的关键组成部分，可为设计者交付高质量的芯片产品提供有力支持。

参考文献

[1]王辉.集成电路测试技术的应用研究[J].电子世界，2018(14):64+66.

[2]李丹.中国集成电路测试设备市场概况及预测[J].电子产品世界，2019，26(10):4-7+17.